Know Intuit, prelegerea, declanșatoare

Fig. 7.4. Diagrama de sincronizare a TM2 D-flip-flop

Flip-flop este cronometrat (adică starea de schimbare) pe frontul crescător al semnalului C (pentru tranziția de la zero la unu), în funcție de starea de date de intrare D. Dacă unitatea de semnal de intrare D, apoi fronturile de semnalizare cu declanșare acces direct este setat la unul ( inversat - zero). Dacă la intrarea D - semnal zero, atunci semnalul C margine de declanșare ieșire directă este setat la zero (invers - pe unitate).

TM2 tabelul de declanșare adevăr este prezentat în Tabelul. 7.4. o diagramă de timp - Fig. 7.4.

Să ne insista pe D-flip-flop un pic mai mult, deoarece este cel mai des folosit. Cu toate acestea, multe comentarii făcute aici despre D-flip-flop va fi valabil și pentru alte tipuri de factori declanșatori.

În primul rând, observăm că toate diagramele de sincronizare legate de primul nivel de reprezentare la nivelul unui model logic. Desigur, în realitate, toate declanșatoare sunt setate timp de întârziere a semnalelor de ieșire și de a impune, de asemenea, anumite cerințe de sincronizare pentru semnalele de intrare, care încalcă orice declanșator va fi instabilă sau nu va funcționa deloc. Acest lucru este luat în considerare la al doilea nivel de reprezentare (în modelul cu întârzieri de timp).

De exemplu, așa cum sa menționat mai sus, de intrare semnalele -R și -S nu trebuie să vină în același timp, în caz contrar condiției de declanșare este incertă. Semnalele Durata și R-S, de asemenea, nu ar trebui să fie prea mică, în caz contrar de declanșare nu poate răspunde la ele. -R semnal trebuie să înceapă cu o anumită întârziere după semnalul de închidere S, și vice-versa. În primă aproximație, putem presupune că intervalele de timp minime admisibile între semnalele de intrare ar trebui să fie amânată 1-2 și poarta de serie corespunzătoare.

În mod similar, nu ar trebui să fie prea mică, durata semnalului de ceas C (atât impuls pozitiv și negativ), sau poate declanșa comutatorul este instabil. Această cerință este universal pentru toate circuitele, declanșate de marginea semnalului de intrare. Fundamental important este valoarea timpului de deplasare (de întârziere) între semnalul D și stabilirea de lucru de margine (pozitiv) al C. semnal Această schimbare trebuie, de asemenea, să nu fie prea mic. Acesta nu trebuie să fie excesiv de mică și trecerea între sfârșitul semnalului și -R -S semnal și un front de lucru cereri S. Creșterea sunt făcute la marginea de lungime a semnalului de ceas C, care nu ar trebui să fie prea mare. Această cerință este, de asemenea, în mod universal pentru toate circuitele, declanșate de marginea semnalului de intrare.

Pe scurt, mai complex circuit integrat, cu atât mai important devine al doilea nivel de reprezentare limită, cu atât cerințele de dezvoltator pentru a încorpora întârzierile de timp și durata semnalelor. Cu toate acestea, aceste cerințe nu sunt prea variate și nu prea dur, asa ca, o dată pentru totdeauna le stăpânesc, puteți proiecta orice circuit fara gafe. Cel mai important lucru de reținut este următorul: circuite digitale nu le place prea scurt de semnale de intrare și prea mică întârziere între semnalele de intrare care funcțional sunt legate între ele. puncte de referință sunt foarte simple - valoarea elementului logic întârziere în această serie. Prin urmare, pentru ruleaza mai rapid restricții vor fi mai puțin severe, iar pentru serii mai lente - mai stricte.

Câteva cuvinte despre întârzierile cip declanseaza.

In ciuda structurii sale interne destul de complexe declanseaza chips-uri sunt printre cele mai rapide. Trigger de răspuns de întârziere, de obicei, nu depășește logica element de 1,5-2 întârziere. (Și intrările de întârziere și R-S ușor mai mică decât intrarea de ceas C.) In unele serii -triggery JK ceva mai rapid decât D-bistabile, în celălalt - dimpotrivă. Un parametru important al declanșatorului - frecvența maximă a semnalului de ceas C. Pentru evaluarea aproximativă poate adera la următoarele reguli simple: perioada semnalului de ceas C nu ar trebui să fie mai mică decât întârzierea de comutare de intrare flip-flop S.